ASML High-NA EUV (EXE:5200)의 경제성과 채택 로드맵: TSMC와 Samsung은 왜 주저하며, Intel의 선제적 투자는 14A 노드 경쟁에서 '게임 체인저'가 될 수 있는가?

글로벌 반도체 산업이 인공지능(AI) 수요 급증에 힘입어 '앙스트롬(Angstrom)' 시대로 진입하면서, 업계의 전략적 선택은 그 어느 때보다 첨예하게 갈리고 있습니다. 이 거대한 전환의 중심에는 네덜란드 ASML이 개발한 차세대 노광 장비, 'High-NA EUV'가 있습니다. 대당 가격이 4억 달러에 육박하는 이 장비의 채택을 둘러싸고 파운드리 3사(Intel, TSMC, Samsung)의 극명한 시각차가 드러나면서, 향후 시장 구도에 대한 관심이 집중되고 있습니다 ^{substack.com · 056}.

Intel은 1.4나노미터(nm)급인 14A 공정 리더십 확보를 위해 과감한 선제 투자를 단행, 세계 최초로 High-NA 장비를 팹(Fab)에 설치했습니다 ^{wedbush.com · 003financialcontent.com · 002}. 반면, 시장의 절대 강자인 TSMC는 비용 효율성을 내세우며 1.6nm(A16) 노드까지 기존 Low-NA EUV 장비를 활용한 멀티패터닝(multi-patterning)을 고수하겠다고 선언했습니다 ^{smbom.com · 005Tom's Hardware · 009}. 삼성은 양사 사이에서 신중한 관망세를 유지하며 최적의 도입 시점을 저울질하고 있습니다.

이들의 엇갈린 행보는 단순한 기술 로드맵의 차이를 넘어, 향후 10년간 AI 반도체 시장의 패권을 결정할 중대한 분기점입니다. High-NA EUV는 과연 비용 부담을 상쇄하고 앙스트롬 시대의 '게임 체인저'가 될 수 있을까요? 아니면 TSMC의 계산대로 아직은 시기상조인 기술일까요? 이 질문에 대한 답은 칩 하나당 들어가는 비용(cost-per-die)과 기술 생태계의 성숙도라는 두 가지 변수에 달려 있습니다.

반도체 회로를 얼마나 미세하게 그릴 수 있는지는 빛의 물리 법칙에 의해 결정됩니다. 해상도(Resolution)는 레일리 방정식, $CD = k_1 \cdot (\lambda / NA)$ 에 따라 광원의 파장($\lambda$)에 비례하고, 빛을 모으는 렌즈의 성능인 개구율(NA, Numerical Aperture)에 반비례합니다. EUV(극자외선) 공정의 파장은 13.5nm로 고정되어 있으므로, 더 미세한 패턴을 그리려면 NA를 높이거나 공정 변수 $k_1$을 낮춰야 합니다.

현재 주력인 Low-NA EUV 장비는 0.33 NA를 가지며, 한 번의 노광(single exposure)으로 그릴 수 있는 최소 선폭은 약 13nm 수준입니다 ^{medium.com · 008TrendForce · 014}. 하지만 1.6nm 이하 노드에서는 이보다 더 좁은 패턴이 필요하기에 두 가지 선택지가 등장합니다.

첫째는 기존 0.33 NA 장비로 웨이퍼에 패턴을 여러 번 겹쳐 그리는 멀티패터닝 방식입니다. 둘째는 렌즈 자체를 키워 개구율을 0.55로 끌어올린 High-NA EUV 장비를 사용해 한 번에 8nm 선폭을 구현하는 것입니다 ^{smbom.com · 005TrendForce · 014}.

High-NA는 광학적으로는 명쾌한 해법처럼 보이지만, 새로운 문제를 야기합니다. 렌즈가 커지면서 빛이 웨이퍼에 비스듬하게 입사하는 '애너모픽 광학(Anamorphic optics)' 현상이 발생하는데, 이로 인한 그림자 효과를 막으려면 감광액, 즉 포토레지스트(photoresist)를 매우 얇게 도포해야 합니다 ^{Semi Engineering · 018researchgate.net · 019}.

하지만 레지스트가 얇아지면 빛(광자)을 흡수하는 물질의 양이 절대적으로 줄어 '광자 샷 노이즈(Photon Shot Noise)'라는 무작위적 결함이 급증합니다 ^{Semi Engineering · 018ibm.com · 021}. 이는 마치 저화질 사진처럼 패턴의 가장자리가 거칠어지거나(Line-Width Roughness), 심하면 회로가 끊어지거나 붙어버리는 스토캐스틱 결함(stochastic defects)으로 이어져 수율에 치명적인 영향을 줍니다. 이를 해결하기 위해 업계는 광자 흡수율이 높은 금속산화물 레지스트(MOR) 같은 신소재 개발에 집중하고 있습니다 ^{Semi Engineering · 018euvlitho.com · 020}.

TSMC가 A16 노드에서 High-NA EUV 도입을 보류한 결정의 핵심에는 기술적 우려가 아닌, 냉정한 경제성 분석이 깔려 있습니다. 장비 가격과 생산성의 함수 관계를 따져보면, TSMC의 선택은 합리적인 '자본 효율화' 전략으로 해석될 수 있습니다.

ASML의 최신 Low-NA EUV 장비(NXE:3800E) 가격은 대당 약 1억 8,000만 달러인 반면, High-NA EUV(EXE:5200)는 두 배가 훌쩍 넘는 3억 8,000만~4억 달러에 달합니다 ^{ic-components.com · 006TrendForce · 007}. 단순히 장비 가격만 비싼 것이 아닙니다. 시간당 웨이퍼 처리량(WPH, Wafers Per Hour)에서도 차이가 발생합니다.

Low-NA 장비(NXE:3800E)의 처리량은 소프트웨어 업그레이드를 통해 시간당 최대 230장까지 향상되었지만 ^{mlq.ai · 141ASML IR · 143}, 초기 High-NA 양산 장비(EXE:5200B)는 175장 수준에 머물러 있습니다 ^{ASML IR · 229ASML IR · 230}. 더 큰 문제는 High-NA의 광학 구조상 한 번에 노광할 수 있는 면적(field size)이 기존의 절반으로 줄어든다는 점입니다 ^{researchgate.net · 019}. 엔비디아의 B200처럼 거대한 AI 칩을 만들려면 두 개의 마스크 패턴을 이어 붙이는 '스티칭(stitching)' 공정이 필요해 실질적인 생산성은 더욱 떨어질 수 있습니다.

물론 Low-NA로 멀티패터닝을 하면 공정 단계가 늘어나고 주기 시간(cycle time)이 길어지는 단점이 있습니다. 이는 곧 비용 증가와 수율 저하 리스크를 의미합니다 ^{medium.com · 008Tom's Hardware · 015}. 하지만 TSMC는 이 단점을 상쇄할 기술을 확보하고 있습니다. 바로 어플라이드 머티어리얼즈의 'Centura Sculpta'와 같은 패턴 셰이핑(pattern-shaping) 장비입니다 ^{EE Times · 017Samsung · 031}.

이 장비는 노광이 끝난 패턴의 모양을 물리적으로 미세하게 변형시켜, 값비싼 EUV 더블 패터닝 공정 한 단계를 생략할 수 있게 해줍니다. 월 10만 장 생산 기준으로 약 2억 5,000만 달러의 설비 투자 비용과 웨이퍼당 50달러의 원가를 절감하는 효과를 가져오는 것으로 분석됩니다 ^{3blmedia.com · 030Applied Materials IR · 278}. 이 기술 덕분에 TSMC는 비싼 High-NA 장비를 도입하는 것보다, 이미 감가상각이 진행 중인 수많은 Low-NA 장비를 활용하는 것이 여전히 경제적으로 유리하다고 판단한 것입니다 ^{Tom's Hardware · 015SemiAnalysis · 032}.

TSMC의 전략은 '감가상각 차익거래(Depreciation Arbitrage)'라는 개념으로 요약할 수 있습니다. 이미 보유한 수십 대의 Low-NA 장비 자산을 최대한 활용해 50%를 상회하는 높은 매출총이익률을 방어하겠다는 것입니다 ^{investing.com · 026}.

TSMC는 A16(1.6nm) 노드에 후면 전력 공급 기술인 '슈퍼 파워 레일(Super Power Rail)'을 도입해 성능을 끌어올리고, A14(1.4nm)에서는 이를 다시 제외해 모바일 고객사를 위한 원가 경쟁력을 확보하는 등 노드를 세분화하는 유연성을 보이고 있습니다 ^{TrendForce · 010TrendForce · 035}. 이는 고객의 요구와 지불 능력에 맞춰 최적화된 솔루션을 제공하는, 시장 지배자다운 노련한 전략입니다.

하지만 이 '기다림'의 전략에는 명백한 리스크가 존재합니다. 만약 Intel이 High-NA를 활용한 14A 공정의 수율을 조기에 안정시키고 우월한 트랜지스터 밀도와 성능을 증명해낸다면, TSMC는 한순간에 기술 리더십을 상실할 수 있습니다. 멀티패터닝의 복잡성이 한계에 부딪혀 수율 문제가 발생할 경우, TSMC의 아성은 생각보다 쉽게 흔들릴 수 있습니다.

과거 10nm 공정 지연으로 어려움을 겪었던 Intel은 '5년간 5개 노드'라는 공격적인 로드맵을 통해 파운드리 시장의 명예 회복을 노리고 있습니다. 그 정점에는 2027년 후반 양산을 목표로 하는 14A 노드가 있으며, High-NA EUV의 선제적 도입은 이 계획의 성패를 좌우할 핵심 승부수입니다 ^{wedbush.com · 003TrendForce · 035}.

Intel의 전략은 High-NA가 제공하는 공정 단순화의 이점을 극대화하는 것입니다. 단일 노광으로 더 미세한 패턴을 구현함으로써 복잡한 멀티패터닝 단계를 생략하고, 이를 통해 공정 시간을 단축하며 잠재적인 결함 발생 가능성을 원천적으로 줄이겠다는 계산입니다. 분석에 따르면 Intel 14A는 High-NA를 통해 기존 18A 노드 대비 20%의 집적도 향상과 15%의 전력 효율 개선을 달성할 것으로 보입니다 ^{semiwiki.com · 024reddit.com · 040}.

Intel의 진정한 목표는 기술적 우위를 넘어, 지정학적 리스크와 높은 단가에 부담을 느끼는 대형 팹리스 고객사들에게 TSMC의 신뢰할 만한 '대안'을 제공하는 것입니다. 현재 엔비디아, AMD, 애플 등은 첨단 칩 생산을 거의 전적으로 대만에 의존하고 있습니다. Intel이 14A의 안정적인 수율을 증명한다면, 이들 고객에게 매력적인 이원화(second-sourcing) 파트너가 될 수 있습니다 ^{wedbush.com · 003andrewzuo.com · 038}.

삼성 파운드리는 3nm에서 세계 최초로 GAA(Gate-All-Around) 기술을 도입하며 기술적 혁신을 주도했지만, 초기 수율 문제로 대형 고객사 유치에 어려움을 겪었습니다. 이 경험을 바탕으로 삼성은 1.4nm(SF1.4) 노드와 High-NA 도입에 있어 Intel의 공격성과 TSMC의 보수성 사이에서 신중한 '패스트 팔로워(Fast Follower)' 전략을 취하고 있습니다.

삼성은 당초 2027년으로 제시했던 SF1.4 공정의 양산 목표를 2029년으로 조정하며, 공정 완성도와 수익성 확보를 우선시하는 실용주의적 노선으로 선회했습니다 ^{lovechip.com · 306Business Korea · 307}. 이는 TSMC보다 앞서 R&D 라인에 High-NA 장비를 도입해 기술 특성을 파악하되 ^{techpowerup.com · 011eeworld.com.cn · 042}, Intel처럼 초기 양산부터 전면적으로 도입하기보다는 생태계가 성숙하고 장비의 신뢰성이 검증되는 시점에 맞춰 투자를 확대하려는 전략으로 풀이됩니다.

특히 삼성의 주력 사업인 메모리(DRAM) 부문에서는 High-NA 도입에 더욱 신중한 입장입니다. 향후 3D DRAM 아키텍처가 본격화되면 트랜지스터를 수직으로 쌓아 집적도를 높이게 되므로, 수평적 미세화를 위한 값비싼 High-NA 장비의 필요성이 줄어들 수 있다는 분석도 나옵니다 ^{design-reuse.com · 013}. 따라서 삼성은 파운드리와 메모리 사업의 각기 다른 요구사항을 고려한 '투트랙' 전략을 구사할 것으로 보입니다.

4억 달러짜리 High-NA 장비를 팹에 들여놓는다고 해서 모든 문제가 해결되는 것은 아닙니다. 자동차가 도로, 주유소, 타이어 없이는 달릴 수 없듯, High-NA EUV 역시 펠리클, 포토레지스트, 마스크 검사 장비 등 주변 생태계가 완벽히 준비되어야만 제 성능을 발휘할 수 있습니다.

가장 큰 병목 중 하나는 펠리클(Pellicle)입니다. 펠리클은 회로 원판인 마스크를 먼지로부터 보호하는 얇은 막인데, High-NA의 강력한 빛 에너지를 견뎌내야 합니다. 기존 폴리실리콘 소재 펠리클은 이 열을 감당하지 못하고 손상될 수 있어, 열에 강하고 투과율이 높은 탄소나노튜브(CNT) 펠리클 개발이 필수적입니다 ^{reddit.com · 053openpr.com · 052}.

현재 일본의 미쓰이화학은 92% 이상의 투과율을 갖춘 CNT 펠리클 양산을 2026년부터 시작할 계획입니다 ^{mitsuichemicals.com · 430mitsuichemicals.com · 431}. 하지만 다른 공급사들의 양산 준비는 그보다 더딘 상황입니다. 예를 들어 SKC의 경우 양산 시설 투자는 2028년을 목표로 하고 있어 ^{krx.co.kr · 434}, Intel의 2027년 양산 시점까지 안정적인 공급망이 구축될지는 아직 미지수입니다. 만약 펠리클이 준비되지 않으면, 수억 원짜리 마스크를 주기적으로 세척하고 교체해야 하므로 생산성이 급격히 떨어져 High-NA 도입의 경제적 이점이 사라지게 됩니다 ^{reddit.com · 053}.

High-NA EUV를 둘러싼 파운드리 3사의 전략적 게임은 이제 막 시작되었습니다. 향후 경쟁 구도의 향방을 가늠하기 위해 우리가 주목해야 할 몇 가지 핵심 지표들이 있습니다.

첫째, ASML의 추가 수주 공시입니다. Intel 외에 삼성이나 SK하이닉스, 혹은 예상보다 빨리 TSMC로부터 대규모 High-NA 장비 주문이 나온다면, 이는 시장의 무게중심이 이동하고 있다는 강력한 신호입니다.

둘째, 각 사의 기술 심포지엄 발표입니다. 특히 Intel이 14A 공정의 초기 수율 데이터나 테스트 칩 성능을 공개하고, TSMC가 Low-NA 멀티패터닝의 한계를 돌파할 새로운 기술을 발표하는지 여부가 중요합니다.

셋째, CNT 펠리클 등 생태계 공급사들의 양산 준비 현황입니다. 미쓰이화학 같은 선도 기업 외 다른 공급사들이 안정적인 품질의 제품을 대량 생산하기 시작했다는 소식은 High-NA 생태계의 마지막 퍼즐이 맞춰지고 있음을 의미합니다.

결국 앙스트롬 시대의 리더십은 단순히 가장 비싼 장비를 먼저 사는 기업이 아니라, 기술적 난제와 경제적 현실 사이에서 가장 현명한 최적화 방정식을 풀어내는 기업에게 돌아갈 것입니다. 그 과정에서 파운드리 3사가 내놓는 해답은 향후 수년간 반도체 산업의 지형을 결정하게 될 것입니다.

본 보고서는 정보 제공 목적이며, 특정 종목의 매수·매도를 권유하지 않습니다. 모든 투자 판단과 책임은 투자자 본인에게 있습니다.

데이터: Finnhub / yfinance