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2026-W27 | 반도체 섹터 | 2026-07-06

TSMC의 독주, 그 진정한 해자는 어디인가: CoWoS와 SoIC가 구축하는 '칩렛 제국'의 경제학

이번 호 딥다이브

도입: 폭락장 속 TSMC가 보내는 신호

지난 2026년 7월 초, 반도체 시장은 혹독한 조정을 겪었습니다. 인공지능(AI) 열풍을 이끌던 주요 칩 기업들의 주가를 모은 필라델피아 반도체 지수(SOX)는 이틀 만에 11% 넘게 급락하며 시장에 큰 충격을 주었습니다 ^{investing.com · 001}. 투자자들 사이에선 AI 거품이 꺼지는 것 아니냐는 불안감이 번졌습니다. 이 폭락장 속에서 세계 최대 반도체 위탁생산(파운드리) 기업인 대만의 TSMC 역시 자유롭지 못했습니다. TSMC의 주가(ADR 기준) 역시 시장 흐름과 함께 9% 이상 하락했습니다 ^{investing.com · 002}^{investing.com · 001}.

그런데 시장의 단기적인 공포와는 별개로, 장기 투자자들의 시선은 다른 곳을 향하고 있습니다. 시장이 흔들릴 때 진짜 가치가 드러난다고들 합니다. 모두가 하락하는 와중에도 TSMC를 향한 월가의 분석은 왜 여전히 ‘독점적 해자(垓子, moat)’라는 단어에 집중하는 걸까요? 단순히 반도체를 가장 잘 만드는 1등 공장이라는 점 때문만은 아닐 겁니다. 그 답은 반도체 산업의 전쟁터가 바뀌고 있다는 사실에 숨어 있습니다.

오늘 우리가 깊이 들여다볼 이야기는 바로 이 지점입니다. TSMC가 어떻게 단순한 ‘공장’을 넘어, NVIDIA나 Apple 같은 거대 기업들조차 벗어날 수 없는 거대한 ‘플랫폼 제국’을 건설하고 있는지, 그리고 그 제국의 진짜 성벽이 어디에 있는지를 파헤쳐 보겠습니다. 그 핵심에는 CoWoS와 SoIC라는, 이름부터 낯선 ‘첨단 패키징’ 기술이 있습니다.

무어의 법칙 이후, 새로운 전쟁터: 첨단 패키징

수십 년간 반도체 산업을 지배해 온 황금률은 ‘무어의 법칙(Moore's Law)’이었습니다. 약 2년마다 반도체 칩에 들어가는 부품(트랜지스터)의 수가 두 배로 늘어나 성능은 좋아지고 가격은 싸진다는 법칙이죠. 쉽게 말해, 같은 크기의 칩을 점점 더 작고 촘촘하게 만드는 기술, 즉 미세 공정 경쟁이었습니다.

하지만 이제 이 경쟁은 물리적 한계에 부딪혔습니다. 원자 단위까지 작아진 회로를 더 작게 만드는 건 너무나 어렵고 비싸졌습니다. 그렇다고 AI 시대가 요구하는 엄청난 계산 능력을 포기할 수는 없죠. 그래서 업계가 찾아낸 돌파구가 바로 ‘칩렛(Chiplet)’입니다. 하나의 거대하고 복잡한 칩을 통째로 만드는 대신, 특정 기능에 전문화된 작은 칩(칩렛)들을 여러 개 만들어 레고 블록처럼 조립하는 방식입니다.

이 칩렛 방식이 대세가 되면서, 반도체 성능을 좌우하는 핵심 전쟁터가 바뀌었습니다. 예전에는 ‘얼마나 작게 만드느냐’(전공정)가 중요했다면, 이제는 ‘칩렛들을 얼마나 잘 이어 붙이느냐’(후공정)가 중요해졌습니다. 이 ‘이어 붙이는’ 기술이 바로 첨단 패키징(Advanced Packaging)입니다. 아무리 뛰어난 레고 블록(칩렛)을 만들어도, 서로 단단하고 빠르게 연결하지 못하면 제대로 된 장난감을 만들 수 없는 것과 같은 이치입니다. 성능 향상의 병목이 칩을 만드는 단계에서 칩을 포장하고 연결하는 단계로 넘어온 것입니다.

TSMC의 무기들: CoWoS와 SoIC 해부

이 새로운 전쟁터에서 TSMC가 꺼내 든 강력한 무기가 바로 CoWoS와 SoIC입니다. 이름은 복잡해 보이지만, 핵심 아이디어는 명확합니다.

CoWoS: 고성능 칩을 위한 프리미엄 단지 CoWoS(Chip on Wafer on Substrate)는 일종의 ‘고급 실리콘 쟁반’ 위에 여러 칩을 정밀하게 배치하는 기술입니다. 여기서 쟁반 역할을 하는 것이 ‘인터포저(interposer)’라는 아주 얇은 실리콘 판인데, 이 위에는 눈에 보이지 않을 만큼 미세한 전기 회로가 그려져 있습니다.

TSMC는 이 인터포저 위에 AI의 두뇌 역할을 하는 그래픽처리장치(GPU)와, 두뇌를 돕는 초고속 메모리인 HBM(High Bandwidth Memory, 고대역폭 메모리)을 나란히 올려 한 덩어리로 포장합니다. 이렇게 하면 칩과 메모리 사이의 거리가 극도로 짧아져 데이터가 오가는 속도가 비약적으로 빨라지고 전력 효율도 높아집니다. NVIDIA의 최신 AI 칩인 H100, B200 등이 바로 이 CoWoS 기술로 만들어집니다.

SoIC: 칩으로 짓는 3D 고층 빌딩 SoIC(System on Integrated Chips)는 한 걸음 더 나아간 기술입니다. 쟁반 위에 나란히 올리는 것을 넘어, 칩들을 아예 위로 쌓아 올려 3D 고층 빌딩처럼 만듭니다. 1층에는 연산을 담당하는 칩, 2층에는 캐시 메모리를 올리는 식이죠. 이렇게 수직으로 쌓으면 데이터가 이동하는 거리가 더욱 짧아져 속도는 더 빨라지고 전력 소모는 줄어듭니다. AMD의 최신 AI 가속기인 MI300 시리즈가 이 기술을 활용해 성능을 극대화했습니다 ^{AMD IR · 003}.

쉽게 말해, CoWoS가 고성능 단층 주택들을 하나의 단지로 묶는 기술이라면, SoIC는 아예 고층 주상복합을 짓는 기술에 가깝습니다. TSMC는 이 두 가지 강력한 무기를 모두 갖추고, 고객이 원하는 어떤 형태의 칩이든 만들어줄 수 있는 독보적인 ‘건축가’가 된 셈입니다.

숫자로 보는 '패키징 제국': 캐파, 가격, 그리고 마진

TSMC의 패키징 기술이 얼마나 강력한지는 숫자를 보면 더 명확해집니다. 이 기술은 TSMC에 상당한 생산 능력, 가격 결정권, 그리고 이익을 안겨주고 있습니다.

생산 능력(Capacity): 수요를 따라가지 못하는 공급 AI 칩 수요가 폭발하면서 전 세계가 TSMC의 CoWoS 공장만 바라보고 있습니다. 2026년 전 세계에 필요한 CoWoS 생산량은 연간 130만~140만 장으로 추정되는데, TSMC가 연말까지 증설을 마쳐도 만들 수 있는 양은 월 12만~15만 장 수준으로 전망됩니다 ^{futunn.com · 004}^{kucoin.com · 005}. 연간으로 환산해도 수요를 따라가지 못하는 심각한 공급 부족 상태입니다. 심지어 AI 칩 시장의 절대 강자인 NVIDIA가 2027년까지 TSMC 생산량의 상당 부분을 선점하면서, 다른 회사들은 남은 물량을 차지하기 위해 줄을 서야 하는 상황입니다 ^{benpouladian.com · 006}.

가격(ASP): 독점에서 나오는 결정력 공급이 부족하니 가격은 오를 수밖에 없습니다. TSMC는 2026년 하반기부터 최첨단 공정의 웨이퍼(반도체의 원재료인 둥근 판) 가격을 인상할 계획인 것으로 알려져 있습니다. 특히 수요가 몰리는 3나노 공정은 최대 15%, 5나노 등 다른 첨단 공정은 5~10% 수준의 가격 인상이 논의되고 있습니다 ^{TrendForce · 007}^{tmgm.com · 008}. 이에 따라 현재 장당 약 2만 달러(약 2,700만 원)인 3나노 웨이퍼 가격이 2만 3천 달러까지 오를 수 있다는 뜻입니다 ^{cryptobriefing.com · 009}^{dataintelo.com · 010}. 이는 TSMC가 전 세계 첨단 파운드리 시장의 약 90%를 장악하고 있기에 가능한, 막강한 가격 결정력을 보여줍니다 ^{kucoin.com · 011}.

이익률(Margin): 제조업의 상식을 넘어서다 TSMC는 이렇게 비싸게 팔면서도 높은 이익을 남깁니다. TSMC가 공식적으로 제시한 2026년 2분기 매출총이익률(Gross Margin) 가이던스는 65.5%에서 67.5% 사이입니다 ^SRC-012^{futunn.com · 013}. 1만 원어치를 팔면 원재료비 등을 빼고 6,550원에서 6,750원이 이익으로 남는다는 의미로, 대규모 설비 투자가 필요한 제조업에서는 상상하기 어려운 수준의 수익성입니다. 이는 첨단 패키징 사업이 대규모 장비 투자가 필요한 전공정보다 상대적으로 투자비는 적게 들면서, 높은 부가가치를 인정받아 가격은 비싸게 받을 수 있는 ‘황금알을 낳는 거위’가 되었기 때문입니다.

경쟁자들의 추격: 삼성 I-Cube와 인텔 Foveros의 현주소

TSMC가 독주하고 있지만, 경쟁자들이 가만히 보고만 있는 것은 아닙니다. TSMC의 공급 부족은 오히려 삼성과 인텔에게 절호의 기회가 되고 있습니다. 이들은 각자의 방식으로 TSMC의 대안이 되기 위해 총력전을 펼치고 있습니다.

인텔(Intel): 효율성으로 승부하는 EMIB 인텔은 EMIB(Embedded Multi-die Interconnect Bridge)라는 독특한 기술을 내세웁니다. TSMC의 CoWoS가 거대한 실리콘 쟁반(인터포저) 전체를 사용하는 것과 달리, 인텔의 EMIB는 칩과 칩이 연결되는 부분에만 작은 ‘실리콘 다리(bridge)’를 심는 방식입니다 ^{aminext.blog · 014}^{semiconductorx.com · 015}. 이 방식은 불필요한 실리콘 낭비를 줄여 원가를 낮추고 생산 효율을 높입니다. 인텔에 따르면 EMIB 공정의 재료 활용률은 90%로, 전통적인 CoWoS 방식(60%)보다 훨씬 효율적입니다 ^{Intel IR · 016}^{investing.com · 017}. 구글과 메타 같은 거대 IT 기업들이 차세대 칩에 인텔의 EMIB 기술을 채택할 것이라는 전망이 나오는 이유입니다 ^{TrendForce · 018}.

삼성전자(Samsung): 모든 것을 한 번에, '턴키' 솔루션 삼성전자의 가장 큰 무기는 세상에서 유일하게 ‘모든 것’을 다 할 수 있다는 점입니다. 삼성은 AI 칩의 두뇌(로직 반도체), 초고속 메모리(HBM), 그리고 이들을 연결하는 패키징(I-Cube, X-Cube)까지 모두 자체 생산할 수 있는 종합 반도체 기업(IDM)입니다. 고객 입장에서는 여러 회사와 복잡하게 계약할 필요 없이, 삼성 한 곳에 맡기면 설계부터 완제품까지 한 번에 해결되는 ‘턴키(Turn-key)’ 솔루션이 가능하다는 매력이 있습니다.

삼성은 SAINT(Samsung Advanced Interconnection Technology)라는 새로운 패키징 플랫폼을 통해 데이터센터용 고성능 칩부터 스마트폰에 들어가는 저전력 칩까지 모든 시장을 공략할 계획입니다 ^{kedglobal.com · 019}^{koreatechtoday.com · 020}. 다만 스마트폰용 3D 패키징의 경우, 칩을 수직으로 쌓을 때 발생하는 발열 문제가 기술적 과제로 남아있습니다 ^{idtechex.com · 021}. 삼성은 2026년 말까지 파운드리 생산 능력을 3배로 늘리고, 광주에 대규모 첨단 패키징 공장을 짓는 등 공격적인 투자를 통해 TSMC와의 격차를 좁히려 하고 있습니다 ^{bits-chips.com · 022}^{TrendForce · 023}.

주요 2.5D/3D 패키징 아키텍처 비교 (2026년 기준)	TSMC	인텔 (Intel)	삼성전자 (Samsung)
2.5D 솔루션 (수평 통합)	CoWoS-S (실리콘 인터포저) CoWoS-L (로직 브릿지+RDL)	EMIB (실리콘 브릿지 임베딩) EMIB-T (TSV 통합 브릿지)	I-Cube (실리콘 인터포저) 2.3D Cube-E (임베디드 브릿지)
3D 솔루션 (수직 적층)	SoIC (System on Integrated Chips)	Foveros / Foveros Direct	X-Cube / SAINT (S, D, L)
패키지 확장성 (2026-2027)	레티클 크기의 ~3.5배 (CoWoS-L)	레티클 크기의 8~12배 (EMIB-T)	이기종 턴키 최적화 집중
핵심 본딩 기술 진화	마이크로 범프 → 초미세 Cu-Cu 본딩	서브 5μm 하이브리드 본딩	TCB → HCB (하이브리드 구리 본딩)

출처: 업계 동향 및 발표 자료 종합 ^{aminext.blog · 014}^{semiconductorx.com · 015}

고객은 왜 TSMC를 떠날 수 없는가: 통합 플랫폼의 록인 효과

경쟁자들이 추격하고 있음에도 불구하고, NVIDIA나 Apple 같은 핵심 고객사들이 TSMC를 쉽게 떠나지 못하는 이유는 무엇일까요? 바로 TSMC가 만들어 놓은 강력한 ‘록인(Lock-in, 잠금) 효과’ 때문입니다. 마치 한번 아이폰을 쓰기 시작하면 다른 스마트폰으로 바꾸기 어려운 것처럼, TSMC의 생태계에 한번 발을 들이면 빠져나가기 어렵게 만드는 구조적 장치들이 있습니다.

이 잠금 효과의 핵심 기둥 중 하나는 ‘3Dblox 2.0’ 과 같은 설계 표준입니다 ^{TSMC IR · 024}. 이것은 칩을 설계하는 단계에서부터 TSMC의 공정과 패키징 기술에 최적화된 결과물을 만들도록 돕는 일종의 ‘설계 가이드북’이자 소프트웨어 도구 모음입니다. NVIDIA 같은 회사는 차세대 칩을 구상할 때부터 이 3Dblox를 사용해 ‘TSMC 공장에서 만들었을 때 최상의 성능이 나오도록’ 설계를 합니다 ^{techpowerup.com · 025}^{tweaktown.com · 026}.

“AMD의 기술 및 제품 엔지니어링 수석 부사장인 마크 퓨젤리어(Mark Fuselier)는 차세대 MI300 가속기 개발 과정에서 TSMC와의 긴밀한 협력을 언급하며, 3Dblox 생태계가 3D 칩렛 포트폴리오의 출시 기간(Time-to-Market)을 단축하는 데 결정적인 역할을 수행했다고 밝혔습니다. ^{techpowerup.com · 025}”

이렇게 TSMC에 맞춰 설계된 칩을 갑자기 삼성이나 인텔 공장에서 만들려고 하면, 설계 자체를 상당 부분 뜯어고쳐야 합니다. 이는 엄청난 시간과 비용을 유발하기 때문에, 고객사들은 다른 선택지가 있어도 결국 익숙하고 안정적인 TSMC에 머무르게 됩니다. 결국 최첨단 칩을 만드는 공정(파운드리)과 이를 포장하는 기술(패키징)을 한 번에 제공하는 TSMC의 통합 플랫폼이 고객들을 묶어두는 가장 강력한 해자가 되는 셈입니다.

무엇을 보면 방향이 갈리나: TSMC 패키징 해자 추적 지표

지금까지 TSMC가 첨단 패키징을 통해 어떻게 독점적인 제국을 구축하고 있는지 살펴보았습니다. 이 거대한 해자가 앞으로도 계속 유지될지, 아니면 경쟁자들의 공세에 균열이 생길지를 가늠하기 위해 우리가 무엇을 지켜봐야 할까요?

개인적으로는 세 가지 지표를 가장 중요하게 볼 생각입니다. 첫째는 경쟁사들의 ‘의미 있는 고객사 확보’ 소식입니다. 특히 TSMC의 최대 고객인 NVIDIA가 물량 일부라도 인텔이나 삼성의 패키징 기술을 사용하기로 결정한다면, 이는 TSMC의 철옹성에 금이 가기 시작했다는 가장 강력한 신호일 겁니다. 구글이나 메타 같은 빅테크 기업들이 자체 칩 생산을 위해 인텔이나 삼성을 선택하는 뉴스도 같은 맥락에서 중요하게 봐야 합니다.

두 번째로 주목하는 지표는 TSMC의 자본적 지출(CapEx, 설비투자) 계획에서 첨단 패키징이 차지하는 비중입니다. 매 분기 실적 발표에서 TSMC는 어디에 돈을 쓸지 발표합니다. 만약 패키징 부문에 대한 투자 비중이 계속해서 늘어난다면, 이는 TSMC가 이 시장의 주도권을 놓치지 않기 위해 사활을 걸고 있다는 의미로 해석할 수 있습니다. 반대로 이 비중이 정체되거나 줄어든다면, 경쟁이 심해져 수익성이 떨어질 것을 우려하거나 다른 기술에 집중하려는 신호일 수 있습니다.

마지막으로, 차세대 기술 경쟁의 승자가 누구인지 봐야 합니다. 지금의 CoWoS, SoIC를 넘어 미래에는 ‘하이브리드 본딩(Hybrid Bonding, 칩과 칩을 직접 구리(Cu)로 연결해 속도를 높이는 기술)’이나 ‘CPO(Co-Packaged Optics)’ 같은 더 진보한 기술이 표준이 될 것입니다. 특히 CPO는 칩 사이를 전기 신호가 아닌 ‘빛’으로 연결하는 꿈의 기술인데, 이 기술을 누가 먼저 안정적으로 대량 생산하느냐에 따라 향후 10년의 패권이 갈릴 것으로 봅니다. 이 기술들의 상용화 소식은 반도체 패권의 향방을 알려주는 가장 중요한 이정표가 될 것입니다.