화웨이가 EUV 없이 한 세대 앞 효율을 낸 LogicFolding — 폰 칩 접기는 언제 화웨이 밖으로 퍼지나

채택 신호로 볼 수 없는 퀄컴 특허 계약

10월 5일 중국 통신·스마트폰 회사 화웨이와 스마트폰 칩 회사 퀄컴이 서로의 특허를 빌려 쓰는 계약을 발표했습니다1. 특허는 새 발명을 만든 회사만 쓸 수 있게 나라가 정해 준 권리입니다. 특허를 빌리면 그 발명을 써도 된다는 허락을 받는 셈이고 서로 빌려 주는 계약을 교차 라이선스라고 부릅니다. 두 회사는 5G 통신(폰의 최신 무선 통신)·컴퓨팅·AI(사람처럼 판단하는 컴퓨터 계산)·네트워킹에 걸친 여러 해짜리 계약이라고 밝혔습니다. 퀄컴은 화웨이의 미국 특허 일부도 사들입니다.

두 회사는 전에도 특허 계약을 맺어 화웨이가 퀄컴에 사용료를 냈습니다2. 그 계약은 2025 회계연도(회사가 돈을 셈하는 1년) 초에 끝났고3, 그 뒤로는 퀄컴의 특허 매출(특허로 번 돈)에 화웨이 몫이 없었습니다4. 이번 계약으로 끊겼던 특허 거래가 다시 이어집니다.

같은 날 미국 경제 뉴스 회사 블룸버그는 화웨이 대변인(회사를 대신해 말하는 사람)의 말을 인용해 새 소식을 전했습니다. 이 계약에 화웨이의 칩 설계 기술 LogicFolding 관련 특허가 들어 있다는 보도입니다5. 퀄컴이 이 기술을 쓴다면 화웨이의 방식이 화웨이 밖의 폰 칩으로 퍼집니다. 이 보도는 따져 볼 필요가 있습니다.

LogicFolding(로직 폴딩, 폴딩은 접기라는 뜻)은 계산을 맡는 회로인 로직을 두 장으로 나눠 위아래로 포개는 방식입니다. 회로는 작은 부품들을 선으로 이어 일을 하게 만든 전기의 길입니다. 쌓기는 칩 두 장을 위아래로 겹치는 일을 말합니다. LogicFolding 은 쌓기 가운데서도 한 블록(한 가지 일을 맡은 회로 덩어리)을 두 장에 나눠 설계하는 방식입니다.

화웨이는 5월 25일 상하이에서 열린 회로 학회(연구자들이 모여 발표하는 자리) ISCAS 의 기조연설(행사를 여는 큰 강연)에서 이 방식을 소개했습니다6. 칩 안의 가장 긴 배선(회로를 잇는 아주 가는 금속 선)을 크게 줄이는 구조입니다. 배선이 짧아지면 칩이 전기를 덜 씁니다. 화웨이는 가을에 나올 기린 칩이 이 방식을 처음 쓴다고 했고, 기린은 화웨이가 직접 설계하는 스마트폰 칩의 이름입니다.

위아래 두 장은 구리 연결부끼리 직접 붙입니다. 접착제나 작은 납 방울 없이 금속면끼리 바로 붙이는 이 방식이 하이브리드 본딩입니다7. 이렇게 접은 칩은 이미 화웨이 폰에 들어갔습니다. 화웨이는 Mate XT 2(화웨이 폰)를 「로직폴딩 τ(타우) 칩을 처음 탑재한(실은) 휴대폰」으로 소개했습니다8. 이 폰에 기린 9050 프로가 처음 실렸고, 10월 1일 나온 화웨이 폰 제품 Mate 90 Pro Max 등 상위 모델에도 들어갔습니다910.

블룸버그 보도와 달리 두 회사가 낸 공식 발표문에는 LogicFolding 이라는 말이 없습니다111. 서로 빌려 주는 계약에서는 양쪽이 사용료를 주고받고 주는 돈이 받는 돈보다 많은 쪽이 순지급자입니다. 일본 경제 신문 닛케이는 계약이 승인되면 퀄컴이 처음으로 순지급자가 돼 화웨이에 차액을 낸다고 보도했습니다12.

퀄컴은 다음 날인 10월 6일 추가 성명(회사가 공식으로 내는 말)을 냈습니다11. 퀄컴이 순지급자라는 보도는 틀렸고 계약이 「LogicFold」(LogicFolding 을 줄인 말)와 관련 있다는 주장도 정확하지 않다고 했습니다.

주식은 회사의 몫을 잘게 나눈 증서이고 그 한 주의 값이 주가입니다. 주가는 주식을 사고파는 투자자들이 회사의 앞날을 어떻게 보는지에 따라 오르내립니다. 투자자들이 이 소식을 어떻게 받아들였는지도 주가로 볼 수 있습니다. 퀄컴 주가는 10월 5일 종가(그날 마지막 거래 값)가 발표 전 마지막 거래일인 10월 2일(3·4일은 주말)보다 2.2% 낮았습니다13.

EUV 없이 7나노급 공정에 묶인 화웨이

화웨이가 칩을 접는 방식을 들고 나온 데에는 공정의 사정이 있습니다. 칩 회사는 보통 트랜지스터를 더 작게 새겨 성능을 올립니다. 트랜지스터(전기를 켜고 끄는 아주 작은 스위치)는 칩 안에서 계산을 하는 기본 부품입니다. 트랜지스터를 더 작게 새기는 한 걸음을 공정 세대라고 부르는데, 7나노·5나노처럼 크기로 이름을 붙이고 숫자가 작을수록 앞선 공정입니다. 나노는 나노미터, 곧 10억분의 1미터입니다.

공정 한 세대의 효과는 칩을 대신 만드는 회사가 밝힌 숫자로 짐작할 수 있습니다. 효율은 같은 일을 할 때 전기를 얼마나 적게 쓰는지를 말하는데 공정이 한 세대 앞서면 효율이 오릅니다.

남의 칩을 대신 만들어 주는 반도체(칩) 위탁생산 회사로 TSMC가 있습니다. TSMC 는 7나노에서 5나노로 옮길 때 같은 속도에서 전력(칩이 쓰는 전기의 양)이 30% 줄었다고 밝혔습니다15. 칩은 박자에 맞춰 계산하는데 1초에 박자를 맞추는 횟수가 클록입니다. 여기서 같은 속도는 같은 클록, 곧 같은 박자로 돌린다는 뜻입니다.

5나노에서 3나노로 갈 때도 같은 속도에서 전력이 30~35% 줄었습니다16. 그러니 공정이 한 세대 앞서면 같은 속도에서 전력이 30% 안팎 줄어드는 셈이고, 이 30% 가 화웨이 칩의 성적을 재는 잣대가 됩니다.

트랜지스터는 웨이퍼(둥근 실리콘 판) 위에 빛으로 회로를 찍어 새깁니다. 화웨이는 학술 심사 전(다른 학자들이 아직 검사하지 않은)에 공개한 논문에서 7나노 아래로 가려면 장비 하나가 필요하다고 적었습니다17. 극자외선(눈에 안 보이는 아주 짧은 빛)으로 회로를 찍는 장비(EUV)이고, 화웨이는 이 장비를 쓸 수 없다고 밝혔습니다. 화웨이는 7나노보다 작게 새기는 길이 막혀 있습니다.

전작(바로 앞에 나온 칩) 기린 9030 도 7나노급에 머물렀습니다. 반도체 분석 회사 TechInsights는 이 칩이 중국 위탁생산 회사 SMIC의 N+3 공정(7나노급 공정의 개량판)으로 만들어졌다고 확인했습니다18. 이름의 3 은 나노 숫자가 아니고, 이 공정은 TSMC·삼성이 파는 5나노보다 상당히 덜 미세합니다. 반도체 분석 회사 SemiAnalysis가 잰 트랜지스터 간격도 TSMC 의 6나노 공정(N6)과 같았습니다19. 6나노는 이름 숫자로 7나노와 5나노 사이라, 7나노에서 한 세대를 다 가지 못한 공정입니다.

트랜지스터를 더 작게 새길 수 없는 상황에서 화웨이는 LogicFolding 방식을 내놓았습니다. 트랜지스터는 그대로 두고 트랜지스터 사이를 잇는 쪽을 바꾼 것입니다7.

긴 수평 배선을 짧은 수직 연결로 바꾸는 접기 원리

다이는 웨이퍼 위에 새긴 회로를 하나씩 잘라 낸 조각을 가리킵니다. 다이를 포장해 폰에 넣는 부품이 칩입니다. 칩 하나에 다이가 한 장 들기도 하고 기린 9050 프로처럼 두 장 들기도 합니다. 앞에서 말한 「칩 두 장」을 정확히 부르면 다이 두 장입니다.

다이 안에는 칩의 두뇌 노릇을 하는 CPU(중앙처리장치) 같은 연산(계산) 블록이 여럿 있습니다. 블록 안의 트랜지스터는 배선으로 신호를 주고받습니다. 배선이 길면 신호가 오가는 데 시간이 더 걸리고 전력도 더 듭니다.

LogicFolding 은 넓은 지도를 반으로 접어 멀리 떨어진 두 곳을 위아래로 맞닿게 하는 일과 비슷합니다. 화웨이는 연산 블록마다 가장 길고 전력을 많이 먹는 수평 배선을 찾았다고 밝혔습니다17. 그리고 블록 하나가 두 층을 이룬 다이 두 장에 걸치게 다시 설계했습니다. 그러면 블록의 끝과 끝을 잇던 긴 수평 배선이 위아래를 잇는 짧은 수직 연결로 바뀝니다7.

학계는 이 생각을 오래 시험해 왔습니다. 인텔 연구진은 2006년 펜티엄 4 계열 프로세서(컴퓨터의 CPU 칩)를 두 장으로 나눠 마주 포갠 설계를 시뮬레이션했습니다20. 시뮬레이션은 실제로 만들지 않고 컴퓨터로 계산해 보는 것입니다. 같은 성능에 맞추면 전력이 54% 줄었는데, 앞의 30% 와는 재는 조건이 다른 값입니다. 연구진은 이 이득이 트랜지스터를 작게 만든 데서가 아니라 긴 배선을 없앤 데서 나왔다고 설명했습니다.

다만 접기의 효과는 블록마다 다릅니다. 조지아공대 연구진의 2014년 시뮬레이션에서 배선이 많은 블록은 접으면 전력이 32.8% 줄었습니다21. 반면 데이터를 담아 두는 메모리가 대부분인 블록은 5.1% 줄어드는 데 그쳤습니다.

구리 패드끼리 맞붙인 기린 9050 프로의 두 다이

기린 9050 프로는 다이 두 장을 위아래로 포갠 칩입니다. 다이의 윗면에는 금속 배선이 여러 겹 깔려 있고, 이 면을 다이의 얼굴이라고 부릅니다. 두 다이는 얼굴끼리 마주 보게 붙어 있습니다22. nm 는 나노미터이고, 뒤에 나오는 µm(마이크로미터)는 그 1,000배입니다. 화웨이는 논문에서 위아래 연결점을 맨 위 배선만큼 촘촘히(720nm) 두면 위 배선과 아래 배선을 바로 맞대 이을 수 있다고 설명했습니다17.

붙이는 과정도 논문에 나옵니다. 두 웨이퍼를 정확히 맞춰 누르고 천천히 데우면, 맞닿은 절연막(전기가 통하지 않는 얇은 막)끼리 화학적으로 붙습니다17. 그사이 양쪽 구리 패드(작은 구리 판)가 부풀어 하나의 금속으로 이어집니다.

화웨이는 다이를 하나씩 붙이면 위치가 마이크로미터 단위로 어긋난다고 봤습니다. 연결 사이 간격도 마이크로미터 단위라, 그만큼 어긋나면 연결이 엉뚱한 곳에 닿습니다. 그래서 웨이퍼 두 장을 통째로 붙이는 방식(웨이퍼 대 웨이퍼)을 출발점으로 삼았습니다.

위아래를 잇는 연결의 간격도 촘촘해, 같은 넓이에 연결을 많이 넣습니다. 논문이 「기린 2026」이라 부른 올해 칩은 연결 간격이 1.5µm 입니다17. 인텔이 서버(인터넷 서비스를 돌리는 큰 컴퓨터) 칩에 쓰는 하이브리드 본딩의 연결 간격 9µm 보다 6배 촘촘합니다23. 올해 칩의 위아래 연결은 5천만 개이고, 그 가운데 10~15% 가 신호를 나르는 선입니다. 화웨이는 Mate 90 발표에서 기린 9050 프로의 다이 사이 신호 연결이 500만 개라고 밝혔습니다9.

두 다이에 무엇이 실렸는지는 분해 결과로 알 수 있습니다. 코어는 CPU 안에서 계산을 실제로 하는 단위입니다. 폰 칩에는 힘센 큰 코어와 전기를 아끼는 작은 코어가 함께 있습니다. 코어 곁에 붙는 캐시는 자주 쓰는 데이터를 잠깐 두는 작은 메모리입니다.

IT 매체(전자 기기를 다루는 언론) Geekerwan이 칩을 분해해 봤습니다. 가장 빠른 큰 코어의 실행부(코어에서 캐시를 뺀 계산 부분)는 위 다이에, 그 코어의 캐시는 바로 아래 다이에 놓였습니다22. 한 코어가 두 다이에 걸쳐 있는 셈입니다.

아래 다이에는 다른 것도 모였습니다. 여러 코어가 함께 쓰는 캐시와 시스템 캐시가 있고, 메모리·카메라·화면·저장장치와 신호를 주고받는 입출력 회로도 아래 다이에 있습니다22.

전력과 신호는 아래쪽 기판(칩을 얹는 받침판)에서 올라옵니다. 두 다이가 얼굴끼리 마주 보니, 아래 다이는 얼굴이 위를 봅니다. 기판에 닿는 아랫면은 배선이 없는 맨 실리콘이고 전기가 다닐 금속 길이 없습니다. 그래서 아래에서 올라오는 전기는 아래 다이를 뚫고 지나가야 합니다.

Geekerwan 이 센 바로는 실리콘 관통 전극(TSV) 약 8만 개가 기판과 위 다이를 잇습니다2422. 실리콘 관통 전극은 아래 다이를 뚫어 세운 가는 금속 기둥입니다. 이 기둥과, 그 둘레에 회로를 놓지 않고 비워 둔 구역이 아래 다이 면적의 약 8% 를 차지해, 그만큼 회로를 놓을 자리가 줄어듭니다.

다이 한 장의 면적은 조금 줄었습니다. 다이 사진 분석 매체 Kurnal 은 두 다이가 모두 120.65mm²(제곱밀리미터, 가로세로 1mm 네모의 넓이 단위)로 크기가 같다고 쟀습니다25. 전작 기린 9030 은 다이 한 장이 141.67mm² 였으니, 한 장 면적은 약 15% 작아졌습니다26. 접었는데도 한 장이 절반으로 줄지 않았습니다.

거의 같은 크기의 층을 하나 더 올린 셈이라, 트랜지스터를 놓을 자리는 늘었습니다. 화웨이는 접어서 늘어난 트랜지스터 자리를 회로를 넓히는 데 썼다고 밝혔습니다17. 두 다이를 합친 인공지능 계산 블록의 면적은 2.5배가 됐습니다22.

그 결과 두 장을 합친 실리콘은 240mm² 를 넘어, 전작보다 약 70% 늘었습니다22. 칩 하나에 드는 재료가 그만큼 많아졌습니다. AI 연구 기관 Epoch AI 는 이 칩의 트랜지스터가 접는다고 작아지지 않고 5~7나노급 그대로라고 봤습니다27. 5~7나노급은 Epoch AI 가 EUV 없이 만드는 SMIC 공정을 묶어 부르는 이름이고 이 칩의 공정은 아직 확인되지 않았습니다.

같은 공정의 전작보다 줄어든 전력과 그 원인

이렇게 접은 칩이 전기를 얼마나 덜 쓰는지는 화웨이가 직접 쟀습니다. 화웨이는 새 칩을 평면형 전작(접지 않은 이전 칩)과 같은 성능에 맞춰 놓고 전력을 비교했습니다17. 이 전작은 9030 계열의 윗급 칩 기린 9030 프로입니다. 중국 매체 관찰자망(观察者网)에 번역해 실린 화웨이 논문 개정판(고쳐 다시 낸 판)에는 이 비교 기준이 같은 공정의 칩으로 적혀 있습니다28. 화웨이 설명대로라면 트랜지스터 크기가 같은 칩끼리 견준 것이라, 줄어든 전력이 더 작은 트랜지스터 덕은 아닙니다.

결과는 블록마다 달랐습니다. 인공지능 계산을 맡는 NPU(인공지능 처리 블록)는 전력이 66% 줄었습니다17. 화면에 그림을 그리는 GPU(그래픽 처리 블록)는 전력을 58% 덜 썼습니다.

CPU 의 큰 코어는 같은 성능 시험 점수를 내면서 작동 속도(클록)를 9% 낮췄습니다17. 전압(회로에 전기를 밀어 넣는 힘)도 200mV(밀리볼트, 1볼트의 1,000분의 1) 낮췄습니다. 회로가 쓰는 전력은 전압의 제곱에 비례해, 전압을 조금만 낮춰도 크게 줄어듭니다. 그 결과 실제 앱 구간을 돌려 재는 시험(HNX)에서 전력을 41% 아꼈습니다.

접기가 전력을 줄이는 길은 두 갈래입니다. 하나는 앞에서 본 짧아진 배선이고 다른 하나는 접어서 생긴 자리입니다17.

접으면 칩이 두 층이 되어 트랜지스터를 놓을 자리가 늘어납니다. 화웨이는 그 자리에 계산 회로를 더 넣어 일을 여러 줄로 나눠 함께 돌렸습니다17. 줄이 많으면 하나하나는 천천히 돌아도 같은 일을 해내고, 천천히 돌면 전압을 낮출 수 있습니다. 전압을 낮추면 전력이 크게 줄어듭니다.

인공지능 블록은 큰 코어 1개와 작은 코어 2개였던 구성이 큰 코어 4개로 바뀌었습니다17. 반면 큰 CPU 코어는 한 줄로 이어지는 일(앞 일이 끝나야 다음 일을 하는 일)을 해서 일을 여러 줄로 나누기 어려웠습니다. 화웨이는 이 코어가 접기로 얻은 클록 여유(더 빨리 돌릴 수 있는 폭)가 9% 로 작다고 적었고 큰 코어의 클록을 낮춘 폭도 9% 입니다. 느린 클록으로 같은 점수를 낸 까닭은 논문에 따로 나와 있지 않습니다.

세 숫자 모두 TSMC 공정 한 세대(같은 속도에서 전력 30% 안팎 감소)보다 큽니다1516. 다만 재는 조건이 다릅니다. 같은 속도 비교에서는 두 칩을 같은 클록(박자)으로 돌려 잽니다. 같은 성능 비교에서는 해낸 일만 같으면 되니, 넓힌 회로로 클록을 늦추고 전압을 낮춘 채로 잽니다.

화웨이 숫자에는 회로를 넓혀 전압을 낮춘 몫까지 들어 있어 30% 잣대와 바로 견줄 수 없습니다. 화웨이는 논문에서 앞의 두 갈래 가운데 이 몫이 배선 몫보다 크다고 했지만 두 몫이 몇 % 씩인지는 숫자로 내놓지 않았습니다17. 잣대와 같은 조건, 곧 같은 클록에서 잰 외부 측정은 뒤에서 봅니다.

두 갈래 말고 함께 바뀐 것이 하나 더 있습니다. 캐시도 늘었습니다. 캐시가 크면 칩이 멀리 있는 메모리까지 데이터를 가지러 가는 일이 줄어 그만큼 전기도 덜 듭니다. 다만 화웨이 논문 본문에는 캐시라는 말이 나오지 않아, 줄어든 전력 가운데 캐시 몫은 따로 나와 있지 않습니다17.

화웨이는 발표 슬라이드에서 GPU 의 연산 유닛을 늘리고 캐시를 2배로 늘렸다고 밝혔습니다29. Kurnal 의 다이 사진 주석으로는 인공지능 블록의 캐시가 약 1MiB 에서 4MiB 로 늘었습니다25. MiB 와 MB 는 데이터 양을 재는 단위로, 크기가 거의 같습니다. Geekerwan 슬라이드에서는 CPU 공유 캐시가 12MB 한 칸에서 8MB 두 칸(합쳐 16MB)으로 바뀌었습니다30.

독립 실측으로 본 효율, 4나노급 칩과 비슷한 수준

효율은 같은 일을 할 때 전기를 얼마나 적게 쓰는지를 말합니다. 화웨이와 상관없는 곳이 직접 잰 효율 숫자인 독립 실측도 있습니다. Geekerwan 은 9월 13일 Mate XT 2 를 재 보고 결과를 내놓았습니다3031.

같은 클록(2.75GHz, 1초에 27억 5천만 번)에서 가장 빠른 코어의 전력이 전작보다 30% 넘게 낮았습니다31. 클록이 같았으니 앞에서 세운 잣대처럼 같은 속도에서 잰 값입니다. 화웨이의 41% 와는 재는 조건이 다른 숫자입니다.

이 코어가 높은 속도로 돌 때의 효율은 퀄컴 칩 스냅드래곤 8 2세대(퀄컴이 붙인 제품 순번)의 같은 급 코어와 비슷했습니다31. 퀄컴 공식 사양을 보면 이 칩은 4나노 공정으로 만들었습니다32. 4나노는 이름 숫자로 5나노와 3나노 사이에 드는 공정입니다. 이 측정에서는 가장 빠른 코어 하나만 높은 속도 구간에서 견주었습니다.

「3나노 칩을 이겼다」는 말도 돌았습니다. IT 매체 kocpc 는 Geekerwan 의 두 번째 영상을 전했습니다. 이 영상에 따르면 에너지 효율 곡선(속도마다 쓰는 전기를 이은 선)이 구글 텐서 G6 보다 앞섭니다33. 텐서 G6 는 TSMC 3나노급 공정(N3P)으로 만든 칩입니다.

기사에는 조건이 달려 있었습니다. 텐서 G6 는 원래 빠르기를 앞세운 칩이 아니라는 조건입니다. 같은 영상의 게임 효율도 화웨이 운영체제(폰을 돌리는 기본 소프트웨어)에 맞춰 만든 게임에만 해당한다고 적었습니다.

IT 매체 Wccftech 는 기린 9050 프로가 애플의 3나노 칩 A18 Pro 를 앞섰다는 시험 결과를 다시 전했습니다34. 다만 그 시험을 「주장된」(아직 확인되지 않은) 결과라고 적었고 이 칩을 「3나노급」이라고 부르지는 않았습니다.

출시 때 화웨이가 내건 「단말 성능 42% 향상」도 칩끼리 비교가 아닙니다(단말은 폰 전체). Mate XT 2 와 전작 폰 전체를 비교한 값입니다8. 칩 말고 운영체제도 화웨이 하모니OS 7.0 과 5.1 로 서로 달랐습니다. Mate 90 Pro Max 의 고급판이 전작보다 31% 빠르다는 수치도 운영체제 버전이 다른 폰끼리 비교한 것입니다935.

9050 프로를 어느 공정으로 만들었는지도 아직 확인되지 않았습니다. 중국 매체 IT즈자(IT之家)는 한 분석 계정의 해석을 전했습니다36. 위 로직 다이는 「SMIC N+3」, 아래 캐시용 다이는 「N+2」 공정이라는 해석입니다. N+3 은 앞에서 본 전작 9030 과 같은 공정입니다18. IT 매체 Tom's Hardware는 그 배치가 이치에 맞지만 완전히 이해하려면 독립적인 다이 분석이 필요하다고 썼습니다22.

데이터센터 칩에서 먼저 양산된 로직 칩 쌓기

칩 위에 칩을 하이브리드 본딩으로 붙이는 일은 화웨이가 처음 한 것이 아닙니다. 서버용 CPU 를 만드는 AMD는 TSMC 와 함께 개척한 하이브리드 본딩 칩 쌓기 기술을 2021년 5월 공개했습니다37. 2022년 3월에는 이 기술로 캐시를 쌓은 서버용 CPU 를 양산(공장에서 많이 만들어 파는 것)해 내놓았습니다38. 서버를 많이 모아 둔 큰 시설이 데이터센터입니다.

AMD 의 3D V-캐시는 7나노 CPU 다이 위에 64MB 캐시 다이를 붙인 구조입니다39. 그 결과 캐시가 32MB 에서 96MB 로 늘었고 게임 성능은 평균 15% 올랐습니다. AMD 의 아래 CPU 다이에는 원래 캐시 32MB 가 들어 있었고 캐시만 담은 다이를 그 위에 덧붙여 늘렸습니다.

화웨이는 반대로 한 블록을 처음부터 두 층에 걸치게 설계했습니다1722. 기린에서는 코어의 실행부와 그 코어 전용 캐시가 위아래로 나뉘고 한쪽만으로는 코어가 완성되지 않습니다. 쌓기 가운데서도 한 블록을 둘로 나눠야 접기이고 AMD 처럼 완성된 다이 위에 다른 다이를 덧붙이면 그냥 쌓기입니다.

로직 위 로직 쌓기는 계산 회로가 든 다이 위에 또 계산 회로가 든 다이를 얹는 일을 말합니다. 접기는 그중에서도 한 블록을 둘로 나눈 경우입니다. AMD 의 AI 가속기(AI 계산 전용 칩) MI300 은 계산하는 다이를 TSMC 6나노 입출력 다이 위에 수직으로 쌓았습니다40. 입출력 다이는 메모리와 바깥 연결을 맡는 다이입니다.

다음 제품 MI350 도 3나노급 계산 다이를 6나노 입출력 다이 위에 쌓습니다41. 다만 MI300 은 계산 다이와 입출력 다이를 따로 만들어 겹쳤을 뿐 한 블록을 두 층에 나누지는 않았습니다.

TSMC 의 칩 쌓기 기술은 SoIC 라고 부릅니다. Tom's Hardware 는 SoIC 로 처음 양산한 제품으로 AMD 3D V-캐시와 MI300 을 꼽았습니다42. 인텔도 하이브리드 본딩 방식 Foveros Direct 로 계산 칩을 바닥 칩 위에 쌓습니다23. 이 방식을 쓴 서버 칩 클리어워터 포레스트는 6월 출시됐습니다4342.

TSMC 는 SoIC 를 칩을 쌓는 생산 기술 묶음으로 소개하고 3나노 칩 쌓기는 2025년 양산에 들어갔다고 밝혔습니다44. 다만 TSMC 는 크기와 공정이 서로 다른 양품 다이(미리 시험해 고른 멀쩡한 다이)를 붙이는 쓰임을 SoIC 의 첫째 특징으로 꼽습니다. 같은 크기 다이를 웨이퍼째 붙이는 방식(SoIC-X 웨이퍼 대 웨이퍼)도 함께 소개합니다. Tom's Hardware 는 지금 조합을 4나노급 다이 위에 3나노급 다이를 얹은 것으로 전했습니다42. 같은 앞선 공정 두 장을 겹치는 일정은 마지막 절에서 따로 봅니다.

삼성전자도 로직 다이 위에 로직 다이를 쌓는 기술(SAINT-L)을 소개했습니다45. 반도체 분석가 이언 커트리스는 화웨이의 방식이 업계가 원래 해 온 일을 다시 내놓은 것이 아니냐며 정말 새것인지 의심했습니다22.

2나노 미세화를 택한 애플·퀄컴·미디어텍의 폰 칩

같은 해 서방의 큰 폰 칩 회사 세 곳은 트랜지스터를 더 작게 만든 2나노 칩을 내놓았습니다. 애플은 9월 2나노 공정의 A20 Pro 를 발표했습니다46. 미디어텍은 9월 15일 디멘시티 9600 프로를 자사 첫 TSMC 2나노 폰 칩이라며 내놓았습니다4748. 퀄컴도 9월 22일 2나노 공정 칩 두 종을 발표했고 칩을 쌓는다는 말은 없었습니다14.

2나노 한 세대의 효율 숫자도 있습니다. TSMC 는 2나노 개량판 N2P 가 3나노 개량판 N3E 보다 같은 속도에서 전력을 36% 줄인다고 밝혔습니다49. 퀄컴은 2나노 칩 스냅드래곤 8 엘리트 익스트림 6세대의 CPU 전력효율이 전작보다 37% 좋아졌다고 밝히며 이 값은 폰 회사마다 다를 수 있다고 적었습니다50. 36% 는 같은 속도에서 줄인 전력이고 37% 는 퀄컴이 밝힌 CPU 전력효율 개선이라 재는 방법이 같지 않습니다. 화웨이의 41~66% 는 블록을 넓혀 같은 성능을 맞춘 값이라 이 두 숫자와도 조건이 다릅니다.

애플은 메모리를 칩 옆으로 옮겼습니다. 폰 칩에서는 그동안 메모리를 프로세서 위에 얹어 왔는데, 다 만든 칩 묶음 둘을 포개는 방식이라 다이를 직접 붙이는 쌓기와는 다릅니다. TechInsights 의 예비 분석을 보면 A20 Pro 에서는 그 대신, 둘을 한 모듈(한 덩어리로 묶은 부품) 안에 나란히 놓았습니다51. 메모리를 위에 얹으면 칩의 열이 그 메모리를 지나야 빠지는데, 칩은 뜨거워지면 스스로 느려집니다. 애플은 이렇게 메모리를 칩 옆에 두어 칩의 열이 메모리를 거치지 않고 빠지게 했다고 밝혔습니다46.

효율은 전기를 얼마나 덜 쓰는지이고 칩이 얼마나 빨리 계산하는지는 클록으로 잽니다. 화웨이 큰 코어의 클록은 최대 성능에서 3.1GHz 입니다17. 퀄컴 2나노 칩의 가장 빠른 코어는 최대 5.0GHz 입니다50. 화웨이는 큰 코어가 접기로 얻은 클록 여유가 9% 로 작다고 적었고 그 코어를 같은 점수에서 오히려 9% 느리게 돌려 전기를 아꼈습니다17.

공정이 미세할수록 접기 이득이 줄어든다는 연구도 있습니다. 칩 설계 회사 Arm과 조지아공대 연구진은 상용(실제로 파는) 프로세서를 두 층으로 구현해 시뮬레이션했습니다52. 7나노에서는 트랜지스터가 작아져도 붙이는 연결부는 그만큼 작아지지 않아 전력을 아끼는 효과가 줄었습니다.

웨이퍼째 붙이면 할 수 없는 불량 다이 선별

웨이퍼에는 작은 흠이 생기기도 해서, 잘라 낸 다이 가운데 일부는 제대로 동작하지 않습니다. 제대로 동작하는 다이의 비율을 수율이라고 부릅니다. 다이를 하나씩 붙이는 방식(다이 대 웨이퍼)에서는 붙이기 전에 다이를 시험할 수 있습니다. 그래서 양품(멀쩡한 것) 다이만 골라 붙일 수 있습니다.

웨이퍼째 붙이면 사정이 다릅니다. 보통 붙인 뒤에야 시험할 수 있어 불량 다이가 양품 다이에 그대로 붙습니다55. 그래서 두 층의 수율이 곱해집니다. 웨이퍼 두 장을 통째로 겹치니 위 칸과 아래 칸이 똑같이 맞아야 해서, 위아래 다이의 크기도 같아야 합니다56. 크기가 다른 다이끼리는 짝지어 붙일 수 없습니다.

공과대학 TU Delft의 2010년 석사논문(대학원생의 연구 논문으로, 다른 학자들이 검사해 학술지에 싣지는 않음)에서 이 차이를 계산했습니다57. 층마다 수율이 80% 이면, 골라 붙인 칩의 수율은 80% 그대로입니다. 위 다이는 멀쩡한 것만 고르지만 아래 웨이퍼의 다이는 여전히 80% 만 멀쩡하기 때문입니다. 웨이퍼째 붙이면 아래 다이 100개 가운데 멀쩡한 80개에서도 위 다이가 다시 80% 만 멀쩡해, 64개만 남습니다(80%×80%=64%).

조지아공대 연구진의 계산 모델을 보면, 손해의 크기는 층 하나를 얼마나 작게 만드느냐에 달렸습니다. 다이가 작을수록 그 안에 흠이 들어갈 가능성이 작아 층마다 수율이 높습니다55. 층을 작게 만들면 두 층의 수율을 곱해도 손해가 작습니다. 평면 칩도 한 장이 크면 흠이 들어갈 가능성이 그만큼 큽니다. 같은 모델에서 28나노 칩을 접은 사례는 층마다 크기가 평면 칩의 절반이 조금 안 됐고 평면 칩보다 수율이 1~3% 낮은 데 그쳤습니다.

이 모델에서 층 하나가 같은 설계를 평면으로 만든 칩의 절반보다 크면, 접은 칩은 평면 칩만큼 잘 나오기 어렵습니다55. 다이가 클수록 더 그렇습니다. 여기서 견주는 대상은 전작 9030 이 아닙니다. 9050 프로는 회로를 더 넣어 전작과 설계가 달라졌기 때문입니다. 견줄 대상은 9050 프로의 넓힌 회로를 접지 않고 한 장에 다 그렸을 큰 칩(실제로는 없는 칩)이고 크기는 공개되지 않았습니다.

AI 연구 기관 Epoch AI 는 다이 수율을 70% 라고 치고(가정하고) 계산했습니다27. 70%×70% 는 약 49% 이니, 기린 다이 두 장을 쌓은 칩의 절반쯤이 멀쩡하게 나온다는 결과입니다. 그래도 Epoch AI 는 작은 다이에는 흠이 덜 생긴다며 작은 다이 두 장 쌓기를 「견딜 만한 수율 문제」로 봤습니다.

위층을 지나야 빠지는 열과 길어진 전원 길

두 층을 쌓으면 열이 빠지는 길도 바뀝니다. 화웨이는 아래 층에서 난 열이 위 층 실리콘을 지나야 빠진다고 인정했습니다17. 그래서 아래 층이 몇 도 더 뜨겁다는 설명입니다.

같은 넓이에서 쓰는 전력이 전력밀도입니다. 화웨이의 한 신호처리 블록은 접기로 바닥 면적이 40% 줄었고 전력은 25% 줄었습니다17. 전력밀도는 24% 올랐습니다. 전력보다 면적이 더 많이 줄어 같은 넓이에 쓰는 전기는 오히려 늘어난 것입니다. 좁은 곳에 전기가 몰리면 그만큼 열도 몰립니다.

같은 일을 할 때는 전기를 덜 쓰지만 힘껏 돌리면 사정이 다릅니다. 화웨이 논문의 「기린 2026」도 최대 성능 모드에서는 CPU·GPU·NPU 의 전력밀도가 평면 전작보다 높았습니다17. 인텔 연구진의 2006년 시뮬레이션에서도 로직 위에 로직을 쌓자 최고 온도가 14℃ 올랐습니다20. Arm 연구진은 7나노 CPU 를 마주 붙여 쌓으면 최고 온도가 최대 12℃ 오른다고 계산했습니다58.

스로틀링은 칩이 뜨거워지면 스스로 속도를 낮추는 일입니다. Arm 연구진의 같은 계산에서, 쌓은 칩은 스로틀링 전까지 버티는 시간이 35초에서 15~20초로 줄었습니다58.

전원(회로에 대는 전기)이 가는 길도 길어집니다. 두 다이를 마주 붙이면, 바깥에서 들어온 전원이 아래 다이를 뚫은 전극을 거쳐야 트랜지스터가 있는 층에 닿습니다20. 조지아공대 연구진은 같은 전원 배선을 쓸 때를 계산했습니다59. 쌓은 칩은 전원이 오는 길에 잃는 전압이 평면 칩보다 최대 43mV 컸습니다. 위층으로 가는 전원이 금속층 전체를 지나야 하기 때문입니다.

다만 폰에서는 열이 가장 큰 걸림돌은 아니라는 분석도 있습니다. Arm 연구진은 열을 고려해 설계하고 냉각을 개선하면 열이 걸림돌이 아니라고 결론지었습니다58. Epoch AI 는 폰 칩이 약 10W(와트, 전기를 쓰는 양의 단위)를 쓰는 만큼, 대형 AI 칩보다 열 관리가 훨씬 쉽다고 봤습니다27. 화웨이는 같은 성능에서는 칩이 오히려 시원해졌다고 설명했습니다17.

웨이퍼 두 장의 원가와 Pro Max 이상에 그친 탑재 범위

지금 접기 칩이 들어간 Mate 90 은 Pro Max 이상 모델입니다. 화웨이 사양 페이지를 보면 기본 Mate 90 은 기린 9030 을 씁니다60. Mate 90 Pro Max 사양에는 기린 9050 프로와 9050 이 함께 적혀 있고 고급판과 최상위 모델 RS 는 9050 프로를 씁니다1061. 중국 매체 IT즈자는 9050 도 접기(로직폴딩) 칩으로 분류했고 12GB(메모리 크기 단위) 메모리 Pro Max 에 9050 이 들어간다고 정리했습니다62.

접기 칩을 만드는 데에는 대가(치르는 값)가 따릅니다. 첫째 대가는 실리콘입니다. 칩 하나에 다이가 두 장 들어가서 같은 수의 칩을 만들려면 웨이퍼가 더 듭니다. 한 장이 전작보다 조금 작아 합치면 두 배가 아니라 약 1.7배가 돼 약 70% 많은 실리콘이 듭니다22.

뉴스 통신사(신문·방송에 기사를 보내는 회사) 로이터도 이 방식은 웨이퍼를 더 많이 써야 만들 수 있다고 전했습니다63. 이 대가는 칩을 두 장으로 만드는 구조에서 나옵니다.

둘째 대가는 아직 다 오르지 않은 수율입니다. 두 장의 수율이 곱해지니, 버리는 칩이 그만큼 늘어납니다. Geekerwan 은 이 기술이 지금은 비싸고 수율이 오르는 중이라 단기에는 최상위 폰에만 쓰인다고 했습니다33. IT즈자가 전한 한 분석 계정은 다이가 작아져 다이 한 장의 수율은 전작보다 높겠지만 두 장을 붙인 칩 전체의 수율은 아직 낮을 수 있다고 해석했습니다36. 칩 하나의 수율이나 원가를 숫자로 밝힌 자료는 없습니다.

공장이 모자라서 비싼 폰에만 넣는지는 말이 엇갈립니다. 화웨이 위청둥은 중국의 첨단 생산능력(앞선 공정으로 칩을 만들 수 있는 양)이 매우 제한적이고 AI 칩이 같은 능력을 나눠 쓴다고 말했습니다64.

반면 SemiAnalysis 는 2025년 9월, 화웨이 AI 칩의 걸림돌은 SMIC 웨이퍼가 아니라 고대역폭 메모리(AI 칩용 빠른 메모리)라고 봤습니다65. SMIC 는 2분기(4~6월) 공장 가동률(설비가 실제로 돌아간 비율)이 93.7% 로, 공장이 거의 다 돌고 있었습니다66. 다만 실적(회사가 번 돈과 남긴 돈) 설명회에서는 주문이 넘치는 쪽이 AI·컴퓨팅 칩이고 폰 쪽은 재고(팔리지 않고 쌓인 물건)를 줄이는 중이라고 했습니다67.

연결 간격·TSV 자리·설계 도구·열 배치, 남은 공학 과제

더 좁은 연결 간격을 제품에 넣는 일이 첫 과제입니다. 화웨이는 논문에서 올해 칩의 연결 간격이 1.5µm 라고 밝혔습니다17. 내년인 2027년 기린용 실리콘은 이미 1µm 간격에 연결 1억 개 이상으로 만들어 두었다고 적었습니다. 간격이 좁을수록 같은 면적에 더 많은 연결을 넣을 수 있습니다.

둘째 과제는 TSV(아래 다이를 뚫어 세운 금속 기둥)가 멈추는 자리입니다. 다이 윗면에는 배선이 깔린 층이 여러 겹 쌓여 있고 TSV 기둥은 이 배선층을 차례로 지나 올라갑니다. 기둥이 지나가는 층마다 그 자리에는 배선을 깔 수 없습니다24. 관찰자망에 실린 논문 개정판을 보면, 올해 칩의 기둥은 맨 위 층 바로 아래까지 올라옵니다28.

화웨이는 이 기둥을 더 낮은 층(여섯째 층)에서 멈추게 하면, 그 위 층에는 기둥 자리가 생기지 않는다고 봤습니다. 그만큼 위쪽 층에 배선을 깔 자리가 30% 넘게 늘어난다고 적었습니다28.

설계 도구도 남은 과제입니다. 두 층에 걸친 블록을 설계하려면 두 층을 함께 다루는 칩 설계 소프트웨어(EDA)가 필요합니다. EDA 를 만드는 미국 회사 케이던스는 TSMC 의 칩 쌓기 방식 하나를, 시놉시스는 SoIC 를 지원한다고 4월 밝혔습니다6869. 시놉시스의 설계 도구는 삼성의 하이브리드 구리 본딩 시험 칩에서 아직 검증을 받는 중입니다70.

화웨이에는 수출 제한이라는 걸림돌도 있습니다. 수출 제한은 나라가 물건을 팔지 못하게 막는 것입니다. 분석 회사 Futurum 은 화웨이가 수출 제한 때문에 서방의 설계 도구·설계 자산(남이 만들어 둔 회로 설계)·생산 협력사와 손잡기 어렵다고 봤습니다54.

열 배치도 다음 칩의 숙제입니다. 화웨이는 논문 개정판에서 열 관리를 핵심 과제로 꼽았습니다28. 배선이 긴 곳은 접었지만 첫 칩에서는 열을 많이 내는 회로를 일부러 접지 않았다고 밝혔습니다. 첫 칩을 일부러 보수적으로(위험을 피해 조심스럽게) 설계했다는 설명도 덧붙였습니다17.

장비 쪽은 여유가 있습니다. 웨이퍼째 붙이는 장비의 정렬 오차(위치가 어긋나는 정도)는 SUSS와 도쿄일렉트론 제품이 100nm 미만입니다7172. 1µm 는 1,000nm 이니, 어긋남이 간격의 10분의 1도 안 됩니다. 연구소 imec과 장비 회사 EVG는 5월 200nm 간격의 웨이퍼 붙이기를 시연했습니다73. imec 은 400nm 간격에서 양산 수율을 내려면 정렬 오차를 100nm 아래로 관리해야 한다고 밝혔습니다74.

화웨이가 지금 얻은 이득과 숫자로 안 보이는 장비·파운드리 몫

새 칩 기술이 퍼지면 칩을 쓰는 회사뿐 아니라, 칩을 대신 만드는 회사와 장비를 파는 회사의 매출도 달라질 수 있습니다. 이 기술로 누가 이득을 보는지 숫자를 따져 볼 만합니다. 화웨이는 접기 칩을 Mate XT 2 와 Mate 90 Pro Max 이상에 넣었습니다810. 위청둥은 9월 29일 Mate XT 2 출하(공장에서 내보낸 양)가 약 10만 대라고 말했고 모두 합쳐 100만 대를 넘을 것으로 봤습니다75. 회사가 직접 밝힌 숫자이고 조사 기관의 집계는 아직 없습니다.

접기 칩 폰이 나오기 전 숫자를 기준으로 삼습니다. 조사업체 IDC는 화웨이의 중국 스마트폰 점유율(팔린 폰 가운데 화웨이 폰의 비율)을 1분기 19.8%, 2분기 22.6% 로 집계했습니다7677. IDC 는 성장 이유로 앞선 모델인 Mate 80 시리즈와 가격 동결·판촉(값을 묶고 할인 행사를 한 것) 등을 꼽았습니다. 접기 칩이 들어간 폰은 9월 이후에 나와서 이 숫자에 들어 있지 않습니다. 접기 칩이 점유율에 영향을 줬는지는 아직 숫자로 볼 수 없다는 뜻입니다.

파운드리는 업계 말로 위탁생산 회사를 뜻합니다. 화웨이는 기린 9050 프로를 누가 만드는지 밝히지 않았습니다63. 전작 기린 9030 을 만든 파운드리 SMIC 를 보면, 2분기 웨이퍼 매출에서 스마트폰 비중(전체 가운데 차지하는 몫)은 16.9% 였습니다66. 1년 전 25.2% 에서 줄었습니다. 다만 이 숫자도 접기 칩 폰이 나오기 전인 2분기 숫자입니다.

본더는 칩을 붙이는 장비인데, 화웨이가 어느 회사 본더를 쓰는지도 공개되지 않았습니다. 중국 장비 회사 퉈징커지(拓荆科技)는 자회사(이 회사가 거느린 회사)의 본딩 장비를 메모리·로직·이미지센서 고객에 출하했다고 밝혔습니다78. 그러나 같은 날 낸 다른 문서에서 양산에 쓰이는 분야로는 메모리와 이미지센서(카메라에서 빛을 받는 칩)만 적었습니다. 화웨이 접기 칩 같은 로직 칩 양산에 쓰인다고는 적지 않았습니다.

이 회사의 2025년 하이브리드 본딩 장비 매출은 1.36억 위안이었습니다79. 전체 매출 65.19억 위안의 약 2% 입니다.

화웨이가 서방 본딩 장비를 쓰는 길이 막혀 있는지도 볼 만합니다. 앞 절의 수출 제한은 설계 도구 이야기이고 여기서는 붙이는 장비 이야기입니다. 미국의 수출 제한 목록(수출통제 목록)에는 하이브리드 본딩이나 웨이퍼 본딩을 지목한 항목이 없습니다80. Epoch AI 도 미국 수출통제가 웨이퍼 본더와 정렬기 상당수를 명시하지 않았다고 짚었습니다27.

데이터센터·노트북 칩에서 먼저 나온 서방의 하이브리드 본딩 주문

장비 회사 BESI는 다이를 하나씩 붙이는 본더를 만듭니다. 화웨이식과 다른 장비지만 서방의 하이브리드 본딩 주문이 어디서 나오는지는 BESI 에서 드러납니다.

BESI 의 1분기 하이브리드 본딩 장비 주문 대수는 직전 분기의 2배를 넘어 분기 최고였습니다81. 2분기 말 고객은 21곳입니다82. BESI 는 지금 고객 구성이 두 큰 고객 때문에 로직(계산 칩) 쪽으로 치우쳐 있고 로직에서는 AMD·인텔·애플이 이미 양산 중이라고 설명했습니다8384.

애플은 폰이 아니라 노트북 칩에 이 기술을 씁니다. BESI 최고경영자는 2분기 실적 설명회에서 애플 M5 를 고급 노트북에 들어간 첫 하이브리드 본딩 사례로 짚었습니다85. 고급 스마트폰용 하이브리드 본딩 주문은 아직 보지 못했다고도 말했습니다.

하이브리드 본딩은 칩을 옆으로 나란히 붙일 때도 씁니다. TechInsights 는 M5 Pro 를 TSMC 의 SoIC 로 칩을 붙인 제품으로 봤습니다86. 다만 계산 칩들을 받침 실리콘 위에 나란히 놓은 구조(2.5D 형태)라고 덧붙였습니다. 칩끼리 위아래로 겹치지는 않은 셈입니다.

장비의 종류도 갈립니다. 화웨이 칩은 웨이퍼째 붙이는 방식인데, 어플라이드 머티어리얼즈(AMAT)와 BESI 가 함께 내놓은 본딩 장비 Kinex 는 다이를 하나씩 붙이는 방식입니다87. 웨이퍼째 붙이는 장비 회사 EVG 는 웨이퍼째 붙이기를 차세대 메모리(3D 낸드·D램, 메모리 칩의 종류) 양산에 꼭 필요하다고 적습니다88. 이 회사는 다이를 하나씩 붙이는 방식을 여러 칩 조각을 묶을 때 중요한 기술로 꼽습니다.

도쿄일렉트론은 로직 칩을 쌓는 데 쓰는 웨이퍼 붙이기 장비 매출도 늘고 있다고 했습니다89. 지금 BESI 에 몰리는 주문은 다이를 하나씩 붙이는 장비라 화웨이식 웨이퍼째 붙이기와 종류가 다릅니다. 웨이퍼째 붙이는 장비는 EVG·SUSS·도쿄일렉트론이 만듭니다887172.

시장 크기 추정도 있습니다. 시장조사 회사 Yole은 2025년 8월 하이브리드 본딩 장비 시장(한 해에 팔리는 금액)을 2030년 3억 9,700만 달러로 추정했습니다90. 열과 압력으로 붙이는 다른 본더의 시장(9억 3,600만 달러)과 견주면 절반에도 못 미치는 크기입니다.

주가는 이번 주 본딩 장비 쪽에서 크게 흔들렸습니다. BESI 주가는 10월 5일 종가 203.00유로에서 7일 종가 175.30유로로, 6일과 7일 이틀 동안 약 14% 빠졌습니다13. SUSS·AMAT·도쿄일렉트론도 함께 내렸습니다.

장비 경쟁에는 반년 전 소식도 있습니다. 반도체 매체 Bits&Chips 는 2026년 3월 한국 매체 디일렉의 보도를 전했습니다91. 장비 회사 ASML이 하이브리드 본딩 장비의 전체 설계를 시작했다는 내용입니다. ASML 은 이 보도를 두고 따로 말하지 않았습니다. 2025년 11월 기준 ASML 의 이 분야는 연구개발 단계였고 의미 있는 매출은 「2030년 훨씬 이후」로 예상됐습니다.

2029년 전후로 잡은 폰 칩 접기의 관찰 시점과 판단을 바꿀 신호

화웨이 밖 폰 칩의 접기는 TSMC 의 쌓기 일정으로 가늠할 수 있습니다. 미디어텍은 칩을 직접 만들지 않고 TSMC 에 맡기는데, 이번 2나노 폰 칩도 TSMC 에서 만듭니다48. 퀄컴 칩도 TSMC 2나노(N2P)로 만든다는 보도가 있습니다92.

TSMC 의 쌓기 일정은 세 가지로 나눠 볼 수 있습니다. 첫째, 지금 양산하는 쌓기에서는 공정이 서로 다른 다이를 겹칩니다. Tom's Hardware 는 TSMC 의 현재 조합을 4나노급(N4) 다이 위에 3나노급(N3P) 다이를 얹은 것으로 전했습니다42. SoIC 로 처음 양산한 AMD 3D V-캐시와 MI300 도 캐시·입출력처럼 맡은 일이 다른 다이를 겹쳤을 뿐, 한 블록을 두 장에 나누지는 않았습니다.

둘째, 같은 기사는 TSMC 가 SoIC 2세대(두 번째 판)에서 두 다이를 얼굴끼리 마주 붙이는 방식을 더했다고 전했습니다. 기린 9050 프로와 같은 방식이고 애플 노트북 칩 M5 Pro 에서도 이 방식으로 계산 칩을 받침 실리콘에 붙였습니다(칩끼리 겹친 것은 아님)86. 마주 붙이면 한쪽 얼굴을 다른 쪽 뒷면에 붙일 때보다, 같은 넓이에 신호 연결을 열 배쯤 더 넣습니다.

셋째, 같은 앞선 공정의 다이 두 장을 겹치는 단계입니다. A14 는 TSMC 가 2028년 생산할, 2나노보다 앞선 공정의 이름입니다93. A 는 나노의 10분의 1인 길이 단위(옹스트롬)라, A14 는 1.4나노쯤을 뜻합니다. TSMC 는 4월, 이 A14 다이 두 장을 겹치는 A14 위 A14 SoIC 를 2029년 생산한다고 밝혔습니다94. 다만 TSMC 는 이 일정을 어느 제품에 쓸지는 적지 않았습니다.

폰 칩 고객도 아직 드러나지 않았습니다. TSMC 연차보고서(회사가 한 해를 정리한 보고서)에서 SoIC 는 스마트폰이 아니라 고성능 컴퓨팅(데이터센터 같은 큰 컴퓨터용) 항목에 올라 있습니다95. 다만 SoIC 소개 페이지에는 쓰임으로 모바일도 적혀 있습니다44.

TSMC 웨이 회장은 1분기 실적 설명회에서 SoIC 를 묻는 질문에 고객과 협력해 수요에 맞춘다고만 답했습니다96. Tom's Hardware 는 TSMC 의 쌓기 기술을 쓰는 브로드컴과 후지쓰도 로직 위에 로직을 쌓지는 않는다고 썼습니다97. TSMC 고객이 이 방식을 언제 쓸지는 지켜봐야 합니다.

그보다 앞선 일정을 전한 보도도 있습니다. 앞의 Tom's Hardware 기사는 TSMC 2026 심포지엄(기술 발표회)을 전하며 2나노급 두 장 쌓기를 2028년으로 적었습니다42. 다만 이것은 기사가 전한 일정입니다. TSMC 는 보도자료(회사가 직접 낸 공식 글)에서 2029년의 A14 두 장 쌓기에만 날짜를 적었습니다.

가까운 확인 일정도 잡혀 있습니다. 퉈징커지의 반기(반년) 설명회가 10월 8일, 도쿄일렉트론 실적 발표가 10월 30일입니다9899. SUSS 는 11월 5일 3분기 실적을 냅니다100. 세 회사 모두 칩을 붙이는 장비를 만드니, 이 자리에서 본딩 장비 주문 이야기가 나오는지 볼 수 있습니다.

참고자료

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2. 퀄컴 2020 회계 3분기 실적 발표 자료(8-K 첨부, 화웨이 합의) — https://www.sec.gov/Archives/edgar/data/804328/000172894920000056/qcom062820erex991.htm
3. 퀄컴 분기보고서(10-Q, 2024-12-29 분기) — https://www.sec.gov/Archives/edgar/data/804328/000080432825000011/qcom-20241229.htm
4. 퀄컴 연차보고서(10-K, 2025-09-28 회계연도) — https://www.sec.gov/Archives/edgar/data/804328/000080432825000085/qcom-20250928.htm
5. Bloomberg 「Qualcomm Licenses Patents on Huawei's LogicFolding Chip Tech」(2026-10-05) — https://www.bloomberg.com/news/articles/2026-10-05/qualcomm-licenses-patents-on-huawei-s-logicfolding-chip-tech
6. 화웨이 「ISCAS 2026 기조연설 — Tau Scaling」(2026-05-25) — https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling
7. 화웨이 독일 뉴스룸 「LogicFolding-Chiparchitektur: kommerzielle Anwendung」 — https://www.huawei.com/de/news/2026/logicfolding-chiparchitektur-kommerzielle-anwendung
8. 화웨이 Mate XT 2 제품 페이지 — https://consumer.huawei.com/cn/phones/mate-xt-2-ultimate-design/
9. 화웨이 Mate 90 시리즈 출시 보도자료(2026-10-01) — https://www.media-outreach.com/news/china/2026/10/01/491437/huawei-launches-the-huawei-mate-90-series-equipped-with-the-flagship-tau-chipset-across-the-entire-series/
10. 화웨이 Mate 90 Pro Max 사양 페이지 — https://consumer.huawei.com/cn/phones/mate90-pro-max/specs/
11. 퀄컴 보도자료 「Huawei and Qualcomm Announce Broad Patent License Agreement」(2026-10-05, 10-06 추가 성명) — https://www.qualcomm.com/news/releases/2026/10/huawei-and-qualcomm-announce-broad-patent-license-agreement
12. Nikkei Asia 「Qualcomm to pay Huawei for first time in 5G, AI patent breakthrough」(2026-10-05) — https://asia.nikkei.com/spotlight/huawei-crackdown/qualcomm-to-pay-huawei-for-first-time-in-5g-ai-patent-breakthrough
13. Yahoo Finance 종가(yfinance 조회, 2026-09-25~10-07) — QCOM·BESI.AS·SUSS·AMAT·8035.T — https://finance.yahoo.com/
14. 퀄컴 보도자료 「Snapdragon leads the agentic AI age」(2026-09-22) — https://www.qualcomm.com/news/releases/2026/09/snapdragon-leads-the-agentic-ai-age-with-two-of-the-world-s-fast
15. TSMC 논문 — 5nm CMOS Production Technology Platform(IEDM 2019) — https://doi.org/10.1109/IEDM19573.2019.8993577
16. TSMC 보도자료 — 3나노(N3) 공정 — https://pr.tsmc.com/english/news/2986
17. 화웨이 연구진, LogicFolding 논문(arXiv 2609.04287, 심사 전) — https://arxiv.org/html/2609.04287v1
18. TechInsights 「SMIC N+3 confirmed: Kirin 9030 analysis」 — https://www.techinsights.com/blog/smic-n3-confirmed-kirin-9030-analysis-reveals-how-close-smic-5nm
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